(en het is 8 jaar
)
Ouch 
Opgaande flank, tijd hoog, neergaande flank. Maar dan mis ik er nog 1.
Nou ja, laten we het over 'tijd aan' hebben ('hoog' hoeft lang niet altijd 'aan' te betekenen). Degene die je mist is 'tijd uit' (duh).
Uit bovenstaande kun je afleiden wat je met de verliezen kunt:
Opgaande flank: zo kort mogelijk houden
Tijd aan: zo laag mogelijke RDSon
Neergaande flank: zo kort mogelijk houden
Tijd uit: zo laag mogelijke lek stroom (en die is vooral voor de formaliteit, want in de praktijk speelt het eigenlijk geen rol (dat is dus weer niet helemaal waar, maar daar kom ik zo op terug).
Een zo laag mogelijke RDSon, heeft meestal een hogere gate capaciteit tot gevolg (logisch, feitelijk hetzelfde als meerdere FETs parallel zetten, alleen nu maken ze het ding op dezelfde die groter). Dat is nadelig voor schakelen. Je moet immers die gate capaciteit elke keer laden / ontladen.
Daar komen dan gelijk de weerstandjes bij kijken. Als je dat laden / ontladen 'snel' wilt doen, dan moet er botweg stroom lopen. Ofwel: een bepaalde hoeveelheid lading moet in een tijd getransporteerd worden. Aangezien 'stroom' wordt gedefinieerd als de hoeveelheid verplaatste lading per tijdseenheid is die wiskunde niet heel ingewikkeld. Met een paar weerstandjes loopt er geen stroom (nou ja, niet veel). Vandaar dat een gate driver dat dus wel voor je regelt. Om misverstanden (en de daarbij behorende zinloze discussies) te voorkomen: dit heeft betrekking op de opto coupler constructie.
Tenslotte de 'off' tijd. De stroom door de motor kan niet spontaan 'nul' worden. Ofwel: als jij uitschakelt, dan moet die blijven lopen (en afgebouwd worden). Soms doet men dit met een andere FET, soms met de body diode. Dat dissipeert ook, en moet je dus wel mee nemen in het verhaal. We gaan er maar even vanuit dat als die FET 'uit' is, de lekstroom zo laag is dat die geen enkele rol speelt.
Zo eens uit ervaring: doorgaans zijn je schakelverliezen dominant (en daar is dus ook de eerste en meeste winst te halen). De makkelijkste oplossing is natuurlijk gewoon minder schakelen (duh...). Dus als de rest van het spul het toelaat: verlaag je schakelfrequentie eens fors (een factor 10 ofzo). Die factor 10... scheelt dus 90% van de dissipatie (en dus ook 90% van je probleem).
Vanwaar die gate weerstand terwijl die eigenlijk ongewenst is? Nou, iets met 'ringing'. Ofwel: je loopt het risico dat wanneer je je flanken te 'recht' maakt, er allerlei rare en nare bijeffecten gaan optreden (iets met Fourier en mooie flanken). Het is niet zo vreselijk kritisch, beginnen met wat er in de datasheet staat is doorgaans een uitstekend uitgangspunt.
[edit]Iets over die spanningen op de gates... HEt moge duidelijk zijn dat de gate spanning voor de high side FET ruim boven de voedingsspanning moet liggen. Ik ken het driver chippie niet, doorgaans is het een lading pomp. De gate spanning is ook weer zo iets tegenstrijdigs: hoe hoger, hoe sneller je door het gebied waar je dissipeert heen bent (jippie). Het nadeel is wel dat je ook weer terug moet en daar dus ook meer lading moet gaan verplaatsen. Beiden zorgen dat er stroom gaat lopen. En die komt ergens vandaan (verbruik schakeling) en moet ergens gedumpt gaan worden: dissipatie. Dus ook weer hinken op 2 benen. Zolang het onder de max. van je FETs blijft, zal het voor het moment wel. Maar waarom die half-bridge?
[Bericht gewijzigd door
EricP
op woensdag 4 mei 2022 12:43:58
(12%)